Многоядерные процессоры
700,00 руб.
В течение часа!
Экзамен "Многоядерные процессоры" для пользователей и системных администраторов.
Форма сдачи теста: Экстерн
Количество вопросов: 30
Проходной балл: 90% и выше
Срок действия сертификата: неограничен
Сертификат появляется в профиле ресурса INTUIT, и Вы можете заказать его бумажную версию на сайте INTUIT.
Количество вопросов: 30
Проходной балл: 90% и выше
Срок действия сертификата: неограничен
Сертификат появляется в профиле ресурса INTUIT, и Вы можете заказать его бумажную версию на сайте INTUIT.
11784 шт.
Внимание !
Вопросы к тесту выложены исключительно в ознакомительных целях: количество вопросов может не совпадать с действительным, актуальность не поддерживается,- за решением теста Welcome to the cashier!
Grid-система это
система, созданная на базе стандартных вычислительных узлов, соединенных коммуникационной средой
компьютерная среда, обеспечивающая распределение вычислительных ресурсов и ресурсов хранения информации
однородная компьютерная среда, обеспечивающая распределение вычислительных ресурсов и ресурсов хранения информации
Кластер относится к
к транспьютерам
векторным электронным вычислительным машинам
к системам с массовым параллелизмом
Укажите среди представленных систем системы с массовым параллелизмом.
Grid-система
кластер
рабочая станция
многопроцессорный комплекс
Одним из перспективных путей развития процессоров является:
увеличение тактовой частоты
развитие суперскалярных архитектур
усложнение структуры процессора
увеличение количества ядер на кристалле
добавление новых вычислительных узлов
Отличия мультиядерного подхода от многоядерного заключается в:
сложности ядер
подходе к управлению энергопотреблением
количестве ядер расположенных на кристалле
один из подходов относится SIMD другой к MIMD системам
Основные три приоритетных направления при разработке процессоров:
увеличение длины конвейера
естественный параллелизм
устранение латентности памяти
увеличение тактовой частоты
развитая система управления энергопотреблением
добавление новых команд
Машина, управляемая данными (антимашина) отличается от классической фон неймановской заключается в
способности конфигурироваться под задачу
возможности параллельной обработки данных
более постоянной и регулярной структуре
В состав антимашины входят следующие узлы
счетчики данных, процессоры данных, память с автоматической последовательностью
исполнительное устройство, счетчик команд, память программ и данных
память программ, память данных, арифметико-логическое устройство, устройство управления
Один из основных узлов антимашины -
универсальный генератор адреса
арифметико-логическое устройство
программный счетчик
Выделяют две тенденции в увеличении числа ядер процессора:
большое количество относительно простых ядер, объединенных коммуникационной средой
объединение в одном корпусе отдельных кристаллов процессоров, объединенных высокоскоростными интерфейсами или коммуникационной средой
небольшое количество высокопроизводительных многофункциональных ядер
Символьная параллельная обработка данных характерна для
систем обработки речи
систем искусственного интеллекта
систем обработки графики
Свойства систем искусственного интеллекта
символьная обработка данных
числовая обработка данных
преимущественно параллельная обработка данных
преимущественно последовательная обработка данных
Укажите недостающий класс в классификации Флинна параллельных вычислительных систем SISD, MIMD, MISD, ....
SMP
NUMA
AMP
SIMD
К MIMD системам относят системы
выполняющие несколько потоков инструкций и несколько потоков данных
выполняющие несколько потоков инструкций и один поток данных
обрабатывающие один поток данных и несколько потоков инструкций
В основу классификации Флинна положен принцип
количества процессоров или процессорных ядер в системе
организация памяти в многопроцессорной системе
количества потоков команд и данных, обрабатываемых системой
Одна из главных проблемы с внедрением многоядерных процессоров связана с
со сложностью программирования
усложнением схемотехники плат
возрастающим энергопотреблением
Выражение "бутылочное горлышко архитектуры фон Неймана" обозначает:
проблему связи процессоров на кристалле между собой
проблему выполнимости закона Мура
проблему теплоотвода от процессора
проблему низкой пропускной способности памяти
Какая проблема в развитии микропроцессорной техники признана наиболее актуальной?
высокая латентность памяти
высокая стоимость производства кристаллов
рост потребляемой процессором мощности
рост занимаемой процессором площади кристалла
Закон Мура определяет зависимость
средней цены процессоров от времени
роста тактовой частоты микропроцессоров
производительности и количества транзисторов процессоров от времени
Согласно закону Мура производительность процессоров и число транзисторов на кристалле
увеличивается в полтора раза в течение 18 месяцев
увеличивается в полтора раза за 24 месяца
удваивается каждые 18 месяцев
удваивается каждые 24 месяца
Проблема дефицита закона Мура связана с
отставанием роста производительности процессоров от количества транзисторов
отставанием динамики роста числа транзисторов
отклонением цены процессоров от постулируемой законом
Вычислительные ядра в процессорах Tile объединены следующим образом
находятся на одной шине
соседние ядра друг с другом - решетка
в сеть при помощи коммутаторов, имеющихся у каждого ядра
в сеть при помощи единого коммутатора находящегося на кристалле
Топология связей между ядрами в процессорах Tile является
тор
полносвязной
решетка
кольцо
шина
Многоядерные процессоры Tile обладают следующими возможностями
процессор способен работать под управлением одной операционной системы
можно выделить несколько ядер для выполнения конкретного приложения или операционной системы
работают только с потоками данных обрабатываемых одной программой
имеют специализированные модули для обработки векторной и растровой графики
каждое из ядер может работать под управлением своей собственной операционной системы
Технология распределенного кэша примененная в процессорах Tile реализована следующим образом
имеется многоканальный кэш третьего уровня
каждое ядро имеет доступ к кэшам второго уровня остальных ядер
общий кэш второго уровня к которому имеют доступ все ядра
Каждое из ядер, входящих в процессор Larrabee имеет
кэши первого уровня инструкций и данных, кэш второго уровня
кэш первого уровня, кэш второго уровня
кэш первого уровня и локальную оперативную память
Система кэш памяти, реализованная в процессорах Tile является
двухуровневой
одноуровневой
трехуровневой
Процессоры CSX700 состоят из
из множества ядер, объединенных в сеть
из множества взаимонезависимых процессорных ядер
двух или более многопроцессорных блоков, обрабатывающих каждый свои потоки данных
Процессорные элементы в многопотоковом процессорном массиве в CSX700 объединены
коммутируемой сетью
имеют связи с соседними ядрами
высокоскоростной шиной
В иерархию памяти процессора CSX700 входят
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, кэш память ядер
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, регистровый файл
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, кэш память ядер, регистровый файл
Топология связей между процессорами в 167-ми ядерном процессоре AsAP-II
решетка
кольцо
тор
полносвязная
шина
Топология связей в процессоре SEAforth40
кольцо
решетка
тор
полносвязная
шина
Связи между ядрами в 167-ми ядерном процессоре AsAP-II являются
адресуемыми
широковещательными
статически конфигурируемыми
статическими
динамическими
Управление тактовой частотой в AsAP-II
осуществляется для каждого из узлов процессора
локальное для каждого ядра
централизованное
не реализовано
Управление энергопотреблением в AsAP-II реализовано через
отключение неиспользуемых блоков процессора
динамическое управление частотой и напряжением питания процессорного ядра
управление тактовой частотой процессорных ядер
Управление напряжением питания в AsAP-II
осуществляется для каждого из узлов процессора
централизованное
не реализовано
локальное для каждого ядра
Между процессорными ядрами процессора AsAP-II возможны связи
непосредственные между ядрами
коммутируемые связи
оба варианта
В каком случае ядра в процессоре SEAforth40 переходят в спящее состояние?
после выполнения соответсвующих настроек в конфигурационном регистре
специальной командой перехода в спящий режим
при ожидании окончания обмена данными с соседним ядром
При чтении данных от соседнего ядра ядро в процессоре SEAforth40
читает данные помещеные соседним ядром в FIFO буфер или ожидает записи данных, если буфер пуст
переходит в спящий режим до тех пор, пока соседнее ядро не запишет данные в порт
проверяет флаг готовности данных и если он выставлен, считывает данные
При передаче данных соседнему ядру ядро в процессоре SEAforth40
выставляет флаг готовности данных и ждет пока соседнее ядро их не прочитает
переходит в спящий режим до тех пор, пока соседнее ядро не прочитает данные
помещает данные в коммуникационный регистр и продолжает исполнение программы
помещает данные в FIFO буфер и продолжает выполнение
К какому типу процессоров относятся ядра, входящие в состав SEAforth40?
фон Неймановская архитектура
RICS-процессоры
гарвардская архитектура
Ядра процессора Tile64 являются
IA-процессорами
CISC-процессорами
VLIW RISC-процессорами
EPIC RISC-процессорами
В состав процессора SEAforth40 входят
стековые процессоры архитектуры фон Неймана
RISC-процессоры
ядра х86й архитектуры
CISC-ядра
Синхронизация ядер процессора SEAforth40 происходит
при помощи подстройки частот ядер, обменивающихся данными
при операциях чтения-записи в коммуникационный порт связывающий соседние ядра
за счет наличия глобальной системы тактирования ядер
Каким образом регулируется рабочая частота процессорных ядер в SEAforth40?
не регулируется
полностью определяется внешним тактовым генератором
при помощи изменения напряжения питания процессорного ядра
задается конфигурации локальному тактовому генератору процессорного ядра
Какие параметры учитываются при регулировке частоты работы процессорного ядра в процессоре AsAP-II?
частота опустошения или переполнения FIFO-буфера
частота задается статически при начальной конфигурации процессора
учитываются оба параметра
частота возникновения ситуации простоя процессорного ядра
В каком из представленных ниже вариантов перечислена верная последовательность действий при разбиении задачи для решения её на графическом процессоре, аналогичном G80?
задача разбивается на последовательность разделов, в которых выделяются параллельно нити/потоки
задача разбивается на необходимое количество параллельно выполняющихся потоков/нитей
задача разбивается на последовательность разделов, в которых выделяются параллельно выполняемые блоки, в свою очередь в рамках блоков выделяются нити/потоки выполнения
Расставьте по порядку действия, выполняемые при адаптации задачи к решению на графическом процессоре
Выделяются параллельно выполняемые блоки
Задача разбивается на последовательность разделов
Выделяются нити/потоки выполнения
3,1,2
2,1,3
3,2,1
При адаптации задачи к решению на графическом процессоре выполняется следующее:
задача разбивается на необходимое количество параллельно выполняющихся потоков/нитей
задача разбивается на последовательность разделов, в которых выделяются параллельно выполняемые блоки, в свою очередь в рамках блоков выделяются нити/потоки выполнения
задача разбивается на последовательность разделов, в которых выделяются параллельно нити/потоки
В иерархию памяти графического процессора G80 входят:
разделяемый кэш третьего уровня
кэш первого уровня
кэш второго уровня
блок регистров общего назначения
разделяемая оперативная память
регистры процессорных ядер
Задайте соответствие между частями подсистемы памяти процессора G80 и уровнями программы, которые его используют
Локальная память
Глобальная память
Разделяемая память
Нить (поток)
Приложение
Массив нитей (СТА)
2 - 4;1 - 5; 3 - 5.
1 - 2; 3 - 5; 1 - 6.
1 - 4; 2 - 5; 3 – 6
В каком из вариантов уровни памяти графического процессора G80 упорядочены по скорости доступа к ним вычислительных ядер:
регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, блок регистров общего назначения, кэш второго уровня
блок регистров общего назначения, регистры процессорных ядер, кэш первого уровня, кэш второго уровня, разделяемая оперативная память
блок регистров общего назначения, регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, кэш второго уровня
регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, кэш второго уровня, блок регистров общего назначения
Среда программирования графических процессоров CUDA реализует технологию
MIMD
SPMD
SIMP
MISD
Какую технологию программирования реализует CUDA?
SISD
SPMD
MIMD
SIMP
Среда CUDA формирует
последовательность программных ядер, выполняющихся как раздел с блоками нитей
последовательный код для каждого из вычислительных нитевых ядер процессора
множество взаимодействующих программных потоков
В качестве вычислительных ядер в Larrabee используются
MISC-процессоры
VLIW-процессоры
IA-процессоры
Процессорные ядра в Larrabee являются
Стековыми процессорами
RISC-процессорами
MISC-процессорами
IA-процессорами
Топология связей процессорных ядер Larrabee -
шина
полносвязная сеть
кольцо
звезда
точка-точка
сеть топологии "толстое дерево"
Кэш память процессора Larrabee организована следующим образом:
каждое ядро имеет кэши инструкций и данных первого уровня, кэш второго уровня и имеет собственный выделенный блок кэша третьего уровня
каждое ядро имеет кэши инструкций и данных первого уровня, собственный выделенный блок кэша второго уровня
каждое из ядер имеет собственную локальную оперативную память, кэш инструкций, кэш данных
Кэш второго уровня в процессоре Larrabee является:
локальным для каждого ядра
распределенным между отдельными ядрами процессора
общим для всех ядер
Основное отличие ядер процессора Larrabee от остальных процессоров Intel?
наличие специальных операций для работы с кэш памятью
наличие векторных команд с обработкой большого числа данных
поддержкой SSE инструкций
Поддержка многопоточности в ядрах процессора Larrabee включает в себя
набор регистра для каждого потока
набор регистров для каждого потока, внеочередное выполнение команд
набор регистров для каждого потока, собственные кэши инструкций и данных
набор регистров для каждого потока, собственные кэши инструкций и данных, внеочередное выполнение команд
Какое количество потоков выполнения поддерживают ядра Larrabee?
4
2
8
Ключевые составляющие архитектуры АТАС
оптические модуляторы
световоды
накристальная сеть
оптические фильтры
Для каких целей применяется кольцевой резонатор в ATAC?
перенаправления потока света нужной длины волны к фотоприемнику
модуляции потока оптического излучения определенной длины волны
передачи широковещательных сообщений
Для каких целей применяется модулятор в ATAC?
модуляции потока оптического излучения определенной длины волны
передачи широковещательных сообщений
перенаправления потока света нужной длины волны к фотоприемнику
Сколько частотных каналов предполагается использовать для адресной передачи данных и сообщений в АТАС?
128
64
32
Для передачи широковещательных сообщений в ATAC используется
оптическая сеть
шина
накристальная сеть
Какой принцип разделения каналов используется в АТАС?
кодовое разделение
частотное разделение
временное мультиплексирование
Технология АТАС предполагает использовать в качестве световодов
кварцевого оптоволокна
полимерных оптоволокон
оптические каналы, создаваемые в едином технологическом КМОП процессе
Основные предпосылки к использованию оптических связей в накристальной сети:
возможность прямого подключения оптоволоконных сетевых линий
более высокая скорость передачи данных
более высокая энергоэффективность по сравнению с электрическими связями
более низкие требования к технологическому процессу изготовления
Для чего планируется использовать оптическую накристальную сеть в технологии АТАС?
для поддержания когерентности кэшей
в качестве сетевого интерфейса
в качестве шины памяти
для передачи данных между отдельными вычислительными кластерами кристалла
Какое из устройств используется в технологии АТАС в качестве оптического модулятора?
поляризационная ячейка
кольцевой резонатор и драйвер
дифракционная щель
В качестве оптических фильтров технология АТАС предполагает использование:
интерференционных фильтров
дифракционных решеток
кольцевых резонаторов
поляризационных фильтров
Источником оптического излучения для работы оптической сети в АТАС?
внешний лазер
встроенные свето- или ИК- диоды у каждого из кластеров
встроенные лазерные диоды
Ограничения на масштабирование количества каналов в сети ONet?
потери распространения
ограниченная площадь кристалла
чувствительность приемников
количество различных возможных длин волн оптического излучения
максимальное количество энергии, принимаемое световодом
Физически ONet представляет собой:
звезда
решетка
кольцо
полносвязная
Какова логическая топология оптической сети ONet?
звезда
кольцо
решетка
полносвязная с функцией широковещания
полносвязная
В качестве источников излучения в АТАС используются:
узкополосные лазеры
широкополосные лазеры
газоразрядные спектральные лампы
Возможно ли поддержание когерентности кэшей в архитектуре АТАС?
нет
да, только в пределах кластера с электрическими связями
да, для всех
Сообщения от различных хабов передаются по оптической сети передаются:
одновременно с использованием кодового разделения
одновременно на различных длинах волн
в режиме разделения времени
Для какой из архитектур процессоров наиболее подходит следующее описание: "Основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления."
MISC
ARM
MISP
Вопросы к тесту выложены исключительно в ознакомительных целях: количество вопросов может не совпадать с действительным, актуальность не поддерживается,- за решением теста Welcome to the cashier!
Grid-система это
система, созданная на базе стандартных вычислительных узлов, соединенных коммуникационной средой
компьютерная среда, обеспечивающая распределение вычислительных ресурсов и ресурсов хранения информации
однородная компьютерная среда, обеспечивающая распределение вычислительных ресурсов и ресурсов хранения информации
Кластер относится к
к транспьютерам
векторным электронным вычислительным машинам
к системам с массовым параллелизмом
Укажите среди представленных систем системы с массовым параллелизмом.
Grid-система
кластер
рабочая станция
многопроцессорный комплекс
Одним из перспективных путей развития процессоров является:
увеличение тактовой частоты
развитие суперскалярных архитектур
усложнение структуры процессора
увеличение количества ядер на кристалле
добавление новых вычислительных узлов
Отличия мультиядерного подхода от многоядерного заключается в:
сложности ядер
подходе к управлению энергопотреблением
количестве ядер расположенных на кристалле
один из подходов относится SIMD другой к MIMD системам
Основные три приоритетных направления при разработке процессоров:
увеличение длины конвейера
естественный параллелизм
устранение латентности памяти
увеличение тактовой частоты
развитая система управления энергопотреблением
добавление новых команд
Машина, управляемая данными (антимашина) отличается от классической фон неймановской заключается в
способности конфигурироваться под задачу
возможности параллельной обработки данных
более постоянной и регулярной структуре
В состав антимашины входят следующие узлы
счетчики данных, процессоры данных, память с автоматической последовательностью
исполнительное устройство, счетчик команд, память программ и данных
память программ, память данных, арифметико-логическое устройство, устройство управления
Один из основных узлов антимашины -
универсальный генератор адреса
арифметико-логическое устройство
программный счетчик
Выделяют две тенденции в увеличении числа ядер процессора:
большое количество относительно простых ядер, объединенных коммуникационной средой
объединение в одном корпусе отдельных кристаллов процессоров, объединенных высокоскоростными интерфейсами или коммуникационной средой
небольшое количество высокопроизводительных многофункциональных ядер
Символьная параллельная обработка данных характерна для
систем обработки речи
систем искусственного интеллекта
систем обработки графики
Свойства систем искусственного интеллекта
символьная обработка данных
числовая обработка данных
преимущественно параллельная обработка данных
преимущественно последовательная обработка данных
Укажите недостающий класс в классификации Флинна параллельных вычислительных систем SISD, MIMD, MISD, ....
SMP
NUMA
AMP
SIMD
К MIMD системам относят системы
выполняющие несколько потоков инструкций и несколько потоков данных
выполняющие несколько потоков инструкций и один поток данных
обрабатывающие один поток данных и несколько потоков инструкций
В основу классификации Флинна положен принцип
количества процессоров или процессорных ядер в системе
организация памяти в многопроцессорной системе
количества потоков команд и данных, обрабатываемых системой
Одна из главных проблемы с внедрением многоядерных процессоров связана с
со сложностью программирования
усложнением схемотехники плат
возрастающим энергопотреблением
Выражение "бутылочное горлышко архитектуры фон Неймана" обозначает:
проблему связи процессоров на кристалле между собой
проблему выполнимости закона Мура
проблему теплоотвода от процессора
проблему низкой пропускной способности памяти
Какая проблема в развитии микропроцессорной техники признана наиболее актуальной?
высокая латентность памяти
высокая стоимость производства кристаллов
рост потребляемой процессором мощности
рост занимаемой процессором площади кристалла
Закон Мура определяет зависимость
средней цены процессоров от времени
роста тактовой частоты микропроцессоров
производительности и количества транзисторов процессоров от времени
Согласно закону Мура производительность процессоров и число транзисторов на кристалле
увеличивается в полтора раза в течение 18 месяцев
увеличивается в полтора раза за 24 месяца
удваивается каждые 18 месяцев
удваивается каждые 24 месяца
Проблема дефицита закона Мура связана с
отставанием роста производительности процессоров от количества транзисторов
отставанием динамики роста числа транзисторов
отклонением цены процессоров от постулируемой законом
Вычислительные ядра в процессорах Tile объединены следующим образом
находятся на одной шине
соседние ядра друг с другом - решетка
в сеть при помощи коммутаторов, имеющихся у каждого ядра
в сеть при помощи единого коммутатора находящегося на кристалле
Топология связей между ядрами в процессорах Tile является
тор
полносвязной
решетка
кольцо
шина
Многоядерные процессоры Tile обладают следующими возможностями
процессор способен работать под управлением одной операционной системы
можно выделить несколько ядер для выполнения конкретного приложения или операционной системы
работают только с потоками данных обрабатываемых одной программой
имеют специализированные модули для обработки векторной и растровой графики
каждое из ядер может работать под управлением своей собственной операционной системы
Технология распределенного кэша примененная в процессорах Tile реализована следующим образом
имеется многоканальный кэш третьего уровня
каждое ядро имеет доступ к кэшам второго уровня остальных ядер
общий кэш второго уровня к которому имеют доступ все ядра
Каждое из ядер, входящих в процессор Larrabee имеет
кэши первого уровня инструкций и данных, кэш второго уровня
кэш первого уровня, кэш второго уровня
кэш первого уровня и локальную оперативную память
Система кэш памяти, реализованная в процессорах Tile является
двухуровневой
одноуровневой
трехуровневой
Процессоры CSX700 состоят из
из множества ядер, объединенных в сеть
из множества взаимонезависимых процессорных ядер
двух или более многопроцессорных блоков, обрабатывающих каждый свои потоки данных
Процессорные элементы в многопотоковом процессорном массиве в CSX700 объединены
коммутируемой сетью
имеют связи с соседними ядрами
высокоскоростной шиной
В иерархию памяти процессора CSX700 входят
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, кэш память ядер
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, регистровый файл
разделяемая память блока MTAP, локальная оперативная память процессорных ядер, кэш память ядер, регистровый файл
Топология связей между процессорами в 167-ми ядерном процессоре AsAP-II
решетка
кольцо
тор
полносвязная
шина
Топология связей в процессоре SEAforth40
кольцо
решетка
тор
полносвязная
шина
Связи между ядрами в 167-ми ядерном процессоре AsAP-II являются
адресуемыми
широковещательными
статически конфигурируемыми
статическими
динамическими
Управление тактовой частотой в AsAP-II
осуществляется для каждого из узлов процессора
локальное для каждого ядра
централизованное
не реализовано
Управление энергопотреблением в AsAP-II реализовано через
отключение неиспользуемых блоков процессора
динамическое управление частотой и напряжением питания процессорного ядра
управление тактовой частотой процессорных ядер
Управление напряжением питания в AsAP-II
осуществляется для каждого из узлов процессора
централизованное
не реализовано
локальное для каждого ядра
Между процессорными ядрами процессора AsAP-II возможны связи
непосредственные между ядрами
коммутируемые связи
оба варианта
В каком случае ядра в процессоре SEAforth40 переходят в спящее состояние?
после выполнения соответсвующих настроек в конфигурационном регистре
специальной командой перехода в спящий режим
при ожидании окончания обмена данными с соседним ядром
При чтении данных от соседнего ядра ядро в процессоре SEAforth40
читает данные помещеные соседним ядром в FIFO буфер или ожидает записи данных, если буфер пуст
переходит в спящий режим до тех пор, пока соседнее ядро не запишет данные в порт
проверяет флаг готовности данных и если он выставлен, считывает данные
При передаче данных соседнему ядру ядро в процессоре SEAforth40
выставляет флаг готовности данных и ждет пока соседнее ядро их не прочитает
переходит в спящий режим до тех пор, пока соседнее ядро не прочитает данные
помещает данные в коммуникационный регистр и продолжает исполнение программы
помещает данные в FIFO буфер и продолжает выполнение
К какому типу процессоров относятся ядра, входящие в состав SEAforth40?
фон Неймановская архитектура
RICS-процессоры
гарвардская архитектура
Ядра процессора Tile64 являются
IA-процессорами
CISC-процессорами
VLIW RISC-процессорами
EPIC RISC-процессорами
В состав процессора SEAforth40 входят
стековые процессоры архитектуры фон Неймана
RISC-процессоры
ядра х86й архитектуры
CISC-ядра
Синхронизация ядер процессора SEAforth40 происходит
при помощи подстройки частот ядер, обменивающихся данными
при операциях чтения-записи в коммуникационный порт связывающий соседние ядра
за счет наличия глобальной системы тактирования ядер
Каким образом регулируется рабочая частота процессорных ядер в SEAforth40?
не регулируется
полностью определяется внешним тактовым генератором
при помощи изменения напряжения питания процессорного ядра
задается конфигурации локальному тактовому генератору процессорного ядра
Какие параметры учитываются при регулировке частоты работы процессорного ядра в процессоре AsAP-II?
частота опустошения или переполнения FIFO-буфера
частота задается статически при начальной конфигурации процессора
учитываются оба параметра
частота возникновения ситуации простоя процессорного ядра
В каком из представленных ниже вариантов перечислена верная последовательность действий при разбиении задачи для решения её на графическом процессоре, аналогичном G80?
задача разбивается на последовательность разделов, в которых выделяются параллельно нити/потоки
задача разбивается на необходимое количество параллельно выполняющихся потоков/нитей
задача разбивается на последовательность разделов, в которых выделяются параллельно выполняемые блоки, в свою очередь в рамках блоков выделяются нити/потоки выполнения
Расставьте по порядку действия, выполняемые при адаптации задачи к решению на графическом процессоре
Выделяются параллельно выполняемые блоки
Задача разбивается на последовательность разделов
Выделяются нити/потоки выполнения
3,1,2
2,1,3
3,2,1
При адаптации задачи к решению на графическом процессоре выполняется следующее:
задача разбивается на необходимое количество параллельно выполняющихся потоков/нитей
задача разбивается на последовательность разделов, в которых выделяются параллельно выполняемые блоки, в свою очередь в рамках блоков выделяются нити/потоки выполнения
задача разбивается на последовательность разделов, в которых выделяются параллельно нити/потоки
В иерархию памяти графического процессора G80 входят:
разделяемый кэш третьего уровня
кэш первого уровня
кэш второго уровня
блок регистров общего назначения
разделяемая оперативная память
регистры процессорных ядер
Задайте соответствие между частями подсистемы памяти процессора G80 и уровнями программы, которые его используют
Локальная память
Глобальная память
Разделяемая память
Нить (поток)
Приложение
Массив нитей (СТА)
2 - 4;1 - 5; 3 - 5.
1 - 2; 3 - 5; 1 - 6.
1 - 4; 2 - 5; 3 – 6
В каком из вариантов уровни памяти графического процессора G80 упорядочены по скорости доступа к ним вычислительных ядер:
регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, блок регистров общего назначения, кэш второго уровня
блок регистров общего назначения, регистры процессорных ядер, кэш первого уровня, кэш второго уровня, разделяемая оперативная память
блок регистров общего назначения, регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, кэш второго уровня
регистры процессорных ядер, разделяемая оперативная память, кэш первого уровня, кэш второго уровня, блок регистров общего назначения
Среда программирования графических процессоров CUDA реализует технологию
MIMD
SPMD
SIMP
MISD
Какую технологию программирования реализует CUDA?
SISD
SPMD
MIMD
SIMP
Среда CUDA формирует
последовательность программных ядер, выполняющихся как раздел с блоками нитей
последовательный код для каждого из вычислительных нитевых ядер процессора
множество взаимодействующих программных потоков
В качестве вычислительных ядер в Larrabee используются
MISC-процессоры
VLIW-процессоры
IA-процессоры
Процессорные ядра в Larrabee являются
Стековыми процессорами
RISC-процессорами
MISC-процессорами
IA-процессорами
Топология связей процессорных ядер Larrabee -
шина
полносвязная сеть
кольцо
звезда
точка-точка
сеть топологии "толстое дерево"
Кэш память процессора Larrabee организована следующим образом:
каждое ядро имеет кэши инструкций и данных первого уровня, кэш второго уровня и имеет собственный выделенный блок кэша третьего уровня
каждое ядро имеет кэши инструкций и данных первого уровня, собственный выделенный блок кэша второго уровня
каждое из ядер имеет собственную локальную оперативную память, кэш инструкций, кэш данных
Кэш второго уровня в процессоре Larrabee является:
локальным для каждого ядра
распределенным между отдельными ядрами процессора
общим для всех ядер
Основное отличие ядер процессора Larrabee от остальных процессоров Intel?
наличие специальных операций для работы с кэш памятью
наличие векторных команд с обработкой большого числа данных
поддержкой SSE инструкций
Поддержка многопоточности в ядрах процессора Larrabee включает в себя
набор регистра для каждого потока
набор регистров для каждого потока, внеочередное выполнение команд
набор регистров для каждого потока, собственные кэши инструкций и данных
набор регистров для каждого потока, собственные кэши инструкций и данных, внеочередное выполнение команд
Какое количество потоков выполнения поддерживают ядра Larrabee?
4
2
8
Ключевые составляющие архитектуры АТАС
оптические модуляторы
световоды
накристальная сеть
оптические фильтры
Для каких целей применяется кольцевой резонатор в ATAC?
перенаправления потока света нужной длины волны к фотоприемнику
модуляции потока оптического излучения определенной длины волны
передачи широковещательных сообщений
Для каких целей применяется модулятор в ATAC?
модуляции потока оптического излучения определенной длины волны
передачи широковещательных сообщений
перенаправления потока света нужной длины волны к фотоприемнику
Сколько частотных каналов предполагается использовать для адресной передачи данных и сообщений в АТАС?
128
64
32
Для передачи широковещательных сообщений в ATAC используется
оптическая сеть
шина
накристальная сеть
Какой принцип разделения каналов используется в АТАС?
кодовое разделение
частотное разделение
временное мультиплексирование
Технология АТАС предполагает использовать в качестве световодов
кварцевого оптоволокна
полимерных оптоволокон
оптические каналы, создаваемые в едином технологическом КМОП процессе
Основные предпосылки к использованию оптических связей в накристальной сети:
возможность прямого подключения оптоволоконных сетевых линий
более высокая скорость передачи данных
более высокая энергоэффективность по сравнению с электрическими связями
более низкие требования к технологическому процессу изготовления
Для чего планируется использовать оптическую накристальную сеть в технологии АТАС?
для поддержания когерентности кэшей
в качестве сетевого интерфейса
в качестве шины памяти
для передачи данных между отдельными вычислительными кластерами кристалла
Какое из устройств используется в технологии АТАС в качестве оптического модулятора?
поляризационная ячейка
кольцевой резонатор и драйвер
дифракционная щель
В качестве оптических фильтров технология АТАС предполагает использование:
интерференционных фильтров
дифракционных решеток
кольцевых резонаторов
поляризационных фильтров
Источником оптического излучения для работы оптической сети в АТАС?
внешний лазер
встроенные свето- или ИК- диоды у каждого из кластеров
встроенные лазерные диоды
Ограничения на масштабирование количества каналов в сети ONet?
потери распространения
ограниченная площадь кристалла
чувствительность приемников
количество различных возможных длин волн оптического излучения
максимальное количество энергии, принимаемое световодом
Физически ONet представляет собой:
звезда
решетка
кольцо
полносвязная
Какова логическая топология оптической сети ONet?
звезда
кольцо
решетка
полносвязная с функцией широковещания
полносвязная
В качестве источников излучения в АТАС используются:
узкополосные лазеры
широкополосные лазеры
газоразрядные спектральные лампы
Возможно ли поддержание когерентности кэшей в архитектуре АТАС?
нет
да, только в пределах кластера с электрическими связями
да, для всех
Сообщения от различных хабов передаются по оптической сети передаются:
одновременно с использованием кодового разделения
одновременно на различных длинах волн
в режиме разделения времени
Для какой из архитектур процессоров наиболее подходит следующее описание: "Основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления."
MISC
ARM
MISP
Внимание !
Вопросы к тесту выложены исключительно в ознакомительных целях: количество вопросов может не совпадать с действительным, актуальность не поддерживается,- за решением теста Welcome to the cashier!
Какие признаки отличают MIPS архитектуру?
основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления
фиксированная длина инструкций, отсутствуют операции типа "чтение-модификация-запись" с памятью, большое количество регистров общего назначения, отсутствие микропрограмм
модификация RISC архитектуры - одно из ключевых усовершенствований - условное выполнение всех инструкций процессора
Какие признаки отличают ARM архитектуру?
основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления
модификация RISC архитектуры - одно из ключевых усовершенствований - условное выполнение всех инструкций процессора
фиксированная длина инструкций, отсутствуют операции типа "чтение-модификация-запись" с памятью, большое количество регистров общего назначения, отсутствие микропрограмм
Интерфейс AMBA, применяемый для связи процессорных ядер в ARM MPCore представляет собой
звездообразную структуру
шину
линейку
Топология связей между процессными ядрами в процессорах ARM MPCore
решетка
шина
кольцо
полносвязная
тор
Топология связей между процессными ядрами в процессорах MIPS32 1004K
кольцо
тор
решетка
полносвязная
шина
Какими основными свойствами обладает архитектура MIPS32 1004K?
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
Какими основными свойствами обладает архитектура ARM MPCore?
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
Какими основными свойствами обладают процессоры серии XLP?
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
Какое количество виртуальных процессорных элементов поддерживается процессорными ядрами процессора MIPS32 1004K?
4
2
8
Какое количество виртуальных процессорных элементов поддерживается процессорными ядрами процессора XLP832?
8
4
2
Ядрами каких процессоров поддерживается несколько потоков выполнения?
ARM Cortex-A MPCore
MIPS32 1004K
ARM11 MPCore
XLP832
Технология ARM MPCore предполагает масштабирование вычислительной мощности процессоров за счёт объединения отдельных ядер
при помощи высокоскоростной шины
при помощи специализированной накристальной сети
при помощи прямого соединения отдельных ядер высокоскоростными интерфейсами
Целевая область применения процессоров ARM MPCore:
серверные системы
встраиваемые системы
системы управления реального времени
Для чего используется шина AMBA в процессорах ARM MPCore ?
исключительно для подключения к вычислительным ядрам периферийных устройст
для объединения процессорных ядер и подключения периферийных устройств
для объединения процессорных ядер между собой
Каким образом осуществляется регулировка энергопотребления в процессорах ARM MPCore?
управление тактовой частотой процессорных ядер
динамическое управление частотой и напряжением питания процессорного ядра
управление питанием отдельных блоков процессорных ядер
Возможен ли обмен данными между кэшами различных ядер в процессорах ARM MPCore?
только посредством ядер
да возможен
нет
Общими свойствами процессоров на базе MIPS и ARM ядер являются:
гибкая система управления энергопотреблением
открытая лицензия на IP-ядра
поддержка многопоточности ядрами
возможность масштабирования вычислительной мощности за счёт увеличения количества процессорных ядер
Топологически процессорные ядра процессора Cell связаны
высокоскоростной шиной в структуру типа линейка
высокоскоростной кольцевой шиной
объединены связями в решетчатую структуру
в структуру типа звезда
В состав мультипроцессора Cell входят:
процессор имеет одно процессорное ядро Power и восемь ядер сигнальных процессоров
процессор имеет одно процессорное ядро Power и восемь однотипных процессорных ядер
процессор состоит из девяти ядер сигнальных процессоров
девять однотипных процессорных ядер
Cell является
конфигурируемым процессором
асимметричным процессором
симметричным процессором
Количество потоков выполнения, поддерживаемых процессорным элементом Power
8
1
2
4
В состав мультипроцессора Cell входят:
процессор имеет одно процессорное ядро Power и восемь ядер сигнальных процессоров
процессор имеет одно процессорное ядро Power и восемь однотипных процессорных ядер
девять однотипных процессорных ядер
процессор состоит из девяти ядер сигнальных процессоров
Поставьте в соответствие основные блоки процессорного ядра Power и выполняемые им функции
Узел команд IU (instruction unit)
Узел векторно-скалярных команд VSU (vector scalar unit)
Узел операций с фиксированной запятой XU (fixed-point execution unit)
Выборка, дешифровка, выдачу и завершение команды, а также за выполнение команд перехода
Выполнение команд с фиксированной запятой и команды загрузки/сохранения
Выполнение векторных команды и команд с плавающей запятой
1 - 3; 2 - 5; 2 -6
1 - 4; 2 - 6; 3 - 5
3 - 4; 1 - 6; 2 - 5
Максимальная размерность данных, обрабатываемых в синергичных процессорных ядрах SPE процессора Cell?
256
64
128
512
Максимальная размерность данных, обрабатываемых в процессорном элементе Power процессора Cell?
512
64
256
128
Максимальная размерность данных, обрабатываемых векторным блоком процессора Larrabee?
256
64
128
512
За счет чего процессорный элемент Power процессора Cell поддерживает два потока выполнения ?
за счет дублирования основных ресурсов процессора
за счет двух параллельно работающих конвейеров команд
за счет временного мультиплицирования
Укажите способы управления энергопотреблением, реализованные в 4/6-ядерных процессорах AMD Opteron
управление питанием неиспользуемых блоков
изменение тактовой частоты
независимое изменение напряжения питания процессорных ядер
Какие возможности по управлению энергопотреблением предлагает технология управления питания реализованная в процессорах AMD Opteron
изменение частоты работы процессора в целом
управление питанием неиспользуемых блоков
независимое изменение тактовой частоты ядер
независимое изменение напряжения питания процессорных ядер
При динамическом управлении энергопотреблением в процессорах AMD Opteron предусмотрены возможности
независимое изменение напряжения питания процессорных ядер
управление питанием неиспользуемых блоков
определения, какие из узлов процессора необходимы для выполнения приложения
изменение тактовой частоты
Какова структура кэш памяти процессоров AMD Opteron?
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Кэш память многоядерных процессоров AMD Opteron имеет следующую структуру
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Какое количество уровней имеет кэш память процессоров AMD Opteron ?
1
2
3
Способ объединения между собой процессорных ядер в процессорах AMD Opteron?
при помощи интерфейса Hyper Transport и перекрестного коммутатора, расположенного возле ядра
при помощи высокоскоростной внутренней шины
объединены двумя кольцами высокоскоростной системной шины
Кэш память многоядерных процессоров AMD Opteron имеет следующую структуру
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
Способ объединения между собой процессорных ядер в процессорах Ultra SPACR T2?
при помощи перекрестного коммутатора
при помощи высокоскоростной внутренней шины
объединены двумя кольцами высокоскоростной системной шины
Какие ресурсы используются в процессорах SPARC для поддержки или организации многопоточности ядер?
собственный буфер инструкций потока
собственный кэш первого уровня на каждый поток
ленный банк локальной памяти на каждый из потоков
регистровые окна
разделяемый кэш данных и инструкций
Кэш память многоядерных процессоров Ultra SPARC имеет следующую структуру
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Какое количество потоков аппаратно поддерживает ядро процессора Ulra SPARC T2
2
8
4
1
16
Способ объединения между собой процессорных ядер в процессорах Intel Nehalem?
при помощи системного интерфейса QPI
при помощи высокоскоростной внутренней шины
при помощи перекрестного коммутатора
объединены двумя кольцами высокоскоростной системной шины
Какое описание параллелизма выполнения инструкций соответствует процессорам микроархитектуры Nehalen?
внеочередное выполнение команд
параллелизм на уровне инструкций в рамках одного потока выполнения
параллелизм на уровне инструкций двух потоков выполнения
параллелизм на уровне потоков выполнения
Какой парадигмы придерживалась фирма Intel при разработке микроархитектуры Nehalem?
восьмиядерные базовые модули
набор базовых модулей - интефейсы, кэш, процессорные ядра
четырехядерные процессорные базовые модули
В чем заключается принцип действия режима Turbo в процессорах Nehalem?
возможность изменять напряжение питания или тактовую частоту задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
возможность повышать напряжение питания задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
возможность повышения частоты задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
Какое количество уровней имеет кэш память процессоров Intel Nehalem ?
1
2
3
Кэш память многоядерных процессоров Intel Nehalem имеет следующую структуру
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
Какова структура кэш памяти процессоров Intel Nehalem?
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
Процессоры серии "Мультикор" можно отнести к
симметричным мультипроцессорам
потоковым мультипроцессорам
асимметричным мультипроцессорам
Целевые области применения процессоров "Мультикор"
клиент-серверные системы, сервера приложений, баз данных
сетевая инфраструктура - контроллеры базовых станций, фильтрация пакетов, анализ сетей
обработка сигналов/изображений, системы промышленного контроля
Основные характерные черты процессоров серии "Мультикор"
симметричная мультиядерная архитектура - два или более процессорных ядра ARM
симметричная мультиядерная архитектура - два или более процессорных ядра MIPS
асимметричная мультиядерная архитектура. Ведущее ядро ARM архитектуры и одно или несколько ядер сигнальных процессоров
асимметричная мультиядерная архитектура. Ведущее ядро MIPS архитектуры и одно или несколько ядер сигнальных процессоров
При использовании какой из моделей программирования явным образом указывается роль процессорных ядер в многоядерной системе?
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
модель выгрузки функций
Какие из перечисленных моделей программирования имеют аппаратную поддержку в многоядерных процессорах Opteron, Nehalem, Ultra SPARC, MIPS32 1004K, XLP832?
модель выгрузки функций
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
потоковые модели
модель ускорения вычислений
При использовании каких из моделей программирования возможен учет разнородности многопроцессорной/многоядерной системы?
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
модель выгрузки функций
Какими общими свойствами обладают вычислительные ядра многоядерных процессоров Opteron, Nehalem, Ultra SPARC, MIPS32 1004K, XLP832?
имеют схожую топологию связей
имеют аппаратную поддержку нескольких потоков выполнения
имеют одинаковую разрядность обрабатываемых данных
имеют одинаковую структуру кэш памяти
Система программирования, ориентированная в основном многопоточные приложения.
MPI
POSIX Threads
OpenMP
PVM
Система программирования, ориентированная в основном на передачу сообщений
MPI
OpenMP
POSIX Threads
PVM
Система программирования, ориентированная в основном на работу в системах с общей памятью
PVM
POSIX Threads
OpenMP
MPI
Библиотека параллельного программирования, допускающая параллелизм при императивной обработка данных
Intel Math Kernel Library
Parallel FX Library
Intel IPP
Заявленный фирмой Microsoft язык Axum ориентирован на использование в своей работе
среды .Net
виртуальной машины Java – JVM
стандарта MPI
Укажите, какие из ниже перечисленных языков или библиотек программирования ориентированы на использования среды исполнения .Net?
Axum
Intel IPP
Parallel FX Library
Си++
Intel Math Kernel Library
Симула
MC#
Гонки возникают…
из-за невозможности одновременного доступа приложений на разных ядрах к таким ресурсам, как жёсткий диск, некоторые устройства ввода/вывода, прикладные данные в определённых ситуациях (например, в момент "сборки мусора"")
когда несколько потоков многопоточного приложения пытаются одновременно получить доступ к данным и при этом хотя бы одному потоку нужно выполнить запись
в результате рассинхронизации вычислительных процессов выполняющихся на различных ядрах
Идея конвейеризации при распараллеливании заключается в …
в разбиении задачи на последовательность элементарных операций
в разбиении задачи на операции или блоки операций исполняемых одновременно
в применении специализированных блоков, оптимизированных для определенных операций.
Блокировки возникают …
память программ, память данных, арифметико-логическое устройство, устройство управления
из-за невозможности одновременного доступа приложений на разных ядрах к таким ресурсам, как жёсткий диск, некоторые устройства ввода/вывода, прикладные данные в определённых ситуациях (например, в момент "сборки мусора"")
когда несколько потоков многопоточного приложения пытаются одновременно получить доступ к данным и при этом хотя бы одному потоку нужно выполнить запись
Распараллеливание задачи приводит к выигрышу по времени выполнении задачи:
всегда
не во всех случаях
никогда
Какие принципы параллелизации используются в многоядерных процессорах?
конвейеризация,физический параллелизм, спекулятивные вычисления, специализация вычислений
конвейеризация, спекулятивные вычисления
специализация вычислений, физический параллелизм
спекулятивные вычисления
Какими свойствами должны обладать потоки задачи или приложения, чтобы вероятность выигрыша от использования аппаратной многопоточности была максимальной?
необходимо строго поддерживать синхронизацию потоков
потоки должны создаваться одинаковыми в плане требований к ресурсам
потоки по возможности разнородные в плане типов выполняемых операций
Система программирования OpenMP ориентирована на
системы с общей памятью
использование многопоточности
передачу сообщений
Система программирования MPI ориентирована на
передачу сообщений
системы с общей памятью
использование многопоточности
Стандарт POSIX Threads использует
многопоточность с возможностью использования и общей памяти и передачу сообщений
многопоточность
передачу сообщений
общую память
Модель асимметричных потоков
позволяет организовать потоки исполнения для одного ядра процессора с учётом загруженности его функциональных блоков
предусматривает распределение вычислительной работы между ядрами прикладным программистом
позволяет автоматически распределять вычислительную работу между ядрами многоядерного процессора с учётом особенностей каждого из ядер - его частоты, загруженности, функциональных возможностей
Модель выгрузки функций предполагает
объединение процессов при помощи общей памяти
организацию нескольких потоков исполнения
распределение вычислительных работ по отдельным исполнительным устройствам
В каких случаях ручное распареллеливание задачи наиболее эффективно?
в сервис-ориентированных задачах, нацеленных на обработку потоков запросов или данных
для встраиваемых систем
в распределённых системах с разнородными ресурсами
для вычислительных задач
Модель программирования многоядерных систем с общей памятью может применяться
в локальных многопроцессорных системах с общей памятью
в распределенных системах с разнородными ресурсами
в распределенных системах с однородными ресурсами
в распределённых системах с единым адресным пространством
Вопросы к тесту выложены исключительно в ознакомительных целях: количество вопросов может не совпадать с действительным, актуальность не поддерживается,- за решением теста Welcome to the cashier!
Какие признаки отличают MIPS архитектуру?
основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления
фиксированная длина инструкций, отсутствуют операции типа "чтение-модификация-запись" с памятью, большое количество регистров общего назначения, отсутствие микропрограмм
модификация RISC архитектуры - одно из ключевых усовершенствований - условное выполнение всех инструкций процессора
Какие признаки отличают ARM архитектуру?
основная концепция архитектуры заключается в значительном повышении производительности за счет существенного упрощения архитектуры процессора, в основу которой была положена идея конвейеризации. При этом была решена проблема блокировок или вынужденных остановок конвейера, называемых interlocks, которая считалась главным препятствием распространению идеи конвейерного вычисления
модификация RISC архитектуры - одно из ключевых усовершенствований - условное выполнение всех инструкций процессора
фиксированная длина инструкций, отсутствуют операции типа "чтение-модификация-запись" с памятью, большое количество регистров общего назначения, отсутствие микропрограмм
Интерфейс AMBA, применяемый для связи процессорных ядер в ARM MPCore представляет собой
звездообразную структуру
шину
линейку
Топология связей между процессными ядрами в процессорах ARM MPCore
решетка
шина
кольцо
полносвязная
тор
Топология связей между процессными ядрами в процессорах MIPS32 1004K
кольцо
тор
решетка
полносвязная
шина
Какими основными свойствами обладает архитектура MIPS32 1004K?
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
Какими основными свойствами обладает архитектура ARM MPCore?
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
Какими основными свойствами обладают процессоры серии XLP?
многопоточные ядра (от 1 до 4х), выполнены на основе шины OCP
восемь многопоточных ядер, соединенных высокоскоростной сетью, с набором сетевых и криптографических модулей
масштабируемость количества процессорных ядер от 1 до 4х, возможность передачи данных между кэшами процессоров, выполнены на основе шины AMBA, имеют поддержку Java
Какое количество виртуальных процессорных элементов поддерживается процессорными ядрами процессора MIPS32 1004K?
4
2
8
Какое количество виртуальных процессорных элементов поддерживается процессорными ядрами процессора XLP832?
8
4
2
Ядрами каких процессоров поддерживается несколько потоков выполнения?
ARM Cortex-A MPCore
MIPS32 1004K
ARM11 MPCore
XLP832
Технология ARM MPCore предполагает масштабирование вычислительной мощности процессоров за счёт объединения отдельных ядер
при помощи высокоскоростной шины
при помощи специализированной накристальной сети
при помощи прямого соединения отдельных ядер высокоскоростными интерфейсами
Целевая область применения процессоров ARM MPCore:
серверные системы
встраиваемые системы
системы управления реального времени
Для чего используется шина AMBA в процессорах ARM MPCore ?
исключительно для подключения к вычислительным ядрам периферийных устройст
для объединения процессорных ядер и подключения периферийных устройств
для объединения процессорных ядер между собой
Каким образом осуществляется регулировка энергопотребления в процессорах ARM MPCore?
управление тактовой частотой процессорных ядер
динамическое управление частотой и напряжением питания процессорного ядра
управление питанием отдельных блоков процессорных ядер
Возможен ли обмен данными между кэшами различных ядер в процессорах ARM MPCore?
только посредством ядер
да возможен
нет
Общими свойствами процессоров на базе MIPS и ARM ядер являются:
гибкая система управления энергопотреблением
открытая лицензия на IP-ядра
поддержка многопоточности ядрами
возможность масштабирования вычислительной мощности за счёт увеличения количества процессорных ядер
Топологически процессорные ядра процессора Cell связаны
высокоскоростной шиной в структуру типа линейка
высокоскоростной кольцевой шиной
объединены связями в решетчатую структуру
в структуру типа звезда
В состав мультипроцессора Cell входят:
процессор имеет одно процессорное ядро Power и восемь ядер сигнальных процессоров
процессор имеет одно процессорное ядро Power и восемь однотипных процессорных ядер
процессор состоит из девяти ядер сигнальных процессоров
девять однотипных процессорных ядер
Cell является
конфигурируемым процессором
асимметричным процессором
симметричным процессором
Количество потоков выполнения, поддерживаемых процессорным элементом Power
8
1
2
4
В состав мультипроцессора Cell входят:
процессор имеет одно процессорное ядро Power и восемь ядер сигнальных процессоров
процессор имеет одно процессорное ядро Power и восемь однотипных процессорных ядер
девять однотипных процессорных ядер
процессор состоит из девяти ядер сигнальных процессоров
Поставьте в соответствие основные блоки процессорного ядра Power и выполняемые им функции
Узел команд IU (instruction unit)
Узел векторно-скалярных команд VSU (vector scalar unit)
Узел операций с фиксированной запятой XU (fixed-point execution unit)
Выборка, дешифровка, выдачу и завершение команды, а также за выполнение команд перехода
Выполнение команд с фиксированной запятой и команды загрузки/сохранения
Выполнение векторных команды и команд с плавающей запятой
1 - 3; 2 - 5; 2 -6
1 - 4; 2 - 6; 3 - 5
3 - 4; 1 - 6; 2 - 5
Максимальная размерность данных, обрабатываемых в синергичных процессорных ядрах SPE процессора Cell?
256
64
128
512
Максимальная размерность данных, обрабатываемых в процессорном элементе Power процессора Cell?
512
64
256
128
Максимальная размерность данных, обрабатываемых векторным блоком процессора Larrabee?
256
64
128
512
За счет чего процессорный элемент Power процессора Cell поддерживает два потока выполнения ?
за счет дублирования основных ресурсов процессора
за счет двух параллельно работающих конвейеров команд
за счет временного мультиплицирования
Укажите способы управления энергопотреблением, реализованные в 4/6-ядерных процессорах AMD Opteron
управление питанием неиспользуемых блоков
изменение тактовой частоты
независимое изменение напряжения питания процессорных ядер
Какие возможности по управлению энергопотреблением предлагает технология управления питания реализованная в процессорах AMD Opteron
изменение частоты работы процессора в целом
управление питанием неиспользуемых блоков
независимое изменение тактовой частоты ядер
независимое изменение напряжения питания процессорных ядер
При динамическом управлении энергопотреблением в процессорах AMD Opteron предусмотрены возможности
независимое изменение напряжения питания процессорных ядер
управление питанием неиспользуемых блоков
определения, какие из узлов процессора необходимы для выполнения приложения
изменение тактовой частоты
Какова структура кэш памяти процессоров AMD Opteron?
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Кэш память многоядерных процессоров AMD Opteron имеет следующую структуру
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Какое количество уровней имеет кэш память процессоров AMD Opteron ?
1
2
3
Способ объединения между собой процессорных ядер в процессорах AMD Opteron?
при помощи интерфейса Hyper Transport и перекрестного коммутатора, расположенного возле ядра
при помощи высокоскоростной внутренней шины
объединены двумя кольцами высокоскоростной системной шины
Кэш память многоядерных процессоров AMD Opteron имеет следующую структуру
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
Способ объединения между собой процессорных ядер в процессорах Ultra SPACR T2?
при помощи перекрестного коммутатора
при помощи высокоскоростной внутренней шины
объединены двумя кольцами высокоскоростной системной шины
Какие ресурсы используются в процессорах SPARC для поддержки или организации многопоточности ядер?
собственный буфер инструкций потока
собственный кэш первого уровня на каждый поток
ленный банк локальной памяти на каждый из потоков
регистровые окна
разделяемый кэш данных и инструкций
Кэш память многоядерных процессоров Ultra SPARC имеет следующую структуру
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
Какое количество потоков аппаратно поддерживает ядро процессора Ulra SPARC T2
2
8
4
1
16
Способ объединения между собой процессорных ядер в процессорах Intel Nehalem?
при помощи системного интерфейса QPI
при помощи высокоскоростной внутренней шины
при помощи перекрестного коммутатора
объединены двумя кольцами высокоскоростной системной шины
Какое описание параллелизма выполнения инструкций соответствует процессорам микроархитектуры Nehalen?
внеочередное выполнение команд
параллелизм на уровне инструкций в рамках одного потока выполнения
параллелизм на уровне инструкций двух потоков выполнения
параллелизм на уровне потоков выполнения
Какой парадигмы придерживалась фирма Intel при разработке микроархитектуры Nehalem?
восьмиядерные базовые модули
набор базовых модулей - интефейсы, кэш, процессорные ядра
четырехядерные процессорные базовые модули
В чем заключается принцип действия режима Turbo в процессорах Nehalem?
возможность изменять напряжение питания или тактовую частоту задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
возможность повышать напряжение питания задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
возможность повышения частоты задействованных в приложении ядер, если температура кристалла (его энергопотребление) находится в заданных границах
Какое количество уровней имеет кэш память процессоров Intel Nehalem ?
1
2
3
Кэш память многоядерных процессоров Intel Nehalem имеет следующую структуру
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
Какова структура кэш памяти процессоров Intel Nehalem?
кэш инструкций, кэш данных первого уровня, локальные для каждого ядра, каждое ядро имеет доступ к части кэша второго уровня
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра
кэш инструкций, кэш данных первого уровня, кэш второго уровня, локальные для каждого ядра, общий кэш третьего уровня
Процессоры серии "Мультикор" можно отнести к
симметричным мультипроцессорам
потоковым мультипроцессорам
асимметричным мультипроцессорам
Целевые области применения процессоров "Мультикор"
клиент-серверные системы, сервера приложений, баз данных
сетевая инфраструктура - контроллеры базовых станций, фильтрация пакетов, анализ сетей
обработка сигналов/изображений, системы промышленного контроля
Основные характерные черты процессоров серии "Мультикор"
симметричная мультиядерная архитектура - два или более процессорных ядра ARM
симметричная мультиядерная архитектура - два или более процессорных ядра MIPS
асимметричная мультиядерная архитектура. Ведущее ядро ARM архитектуры и одно или несколько ядер сигнальных процессоров
асимметричная мультиядерная архитектура. Ведущее ядро MIPS архитектуры и одно или несколько ядер сигнальных процессоров
При использовании какой из моделей программирования явным образом указывается роль процессорных ядер в многоядерной системе?
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
модель выгрузки функций
Какие из перечисленных моделей программирования имеют аппаратную поддержку в многоядерных процессорах Opteron, Nehalem, Ultra SPARC, MIPS32 1004K, XLP832?
модель выгрузки функций
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
потоковые модели
модель ускорения вычислений
При использовании каких из моделей программирования возможен учет разнородности многопроцессорной/многоядерной системы?
модель асимметричных потоков
модель мультипроцессора с разделяемой памятью
модель выгрузки функций
Какими общими свойствами обладают вычислительные ядра многоядерных процессоров Opteron, Nehalem, Ultra SPARC, MIPS32 1004K, XLP832?
имеют схожую топологию связей
имеют аппаратную поддержку нескольких потоков выполнения
имеют одинаковую разрядность обрабатываемых данных
имеют одинаковую структуру кэш памяти
Система программирования, ориентированная в основном многопоточные приложения.
MPI
POSIX Threads
OpenMP
PVM
Система программирования, ориентированная в основном на передачу сообщений
MPI
OpenMP
POSIX Threads
PVM
Система программирования, ориентированная в основном на работу в системах с общей памятью
PVM
POSIX Threads
OpenMP
MPI
Библиотека параллельного программирования, допускающая параллелизм при императивной обработка данных
Intel Math Kernel Library
Parallel FX Library
Intel IPP
Заявленный фирмой Microsoft язык Axum ориентирован на использование в своей работе
среды .Net
виртуальной машины Java – JVM
стандарта MPI
Укажите, какие из ниже перечисленных языков или библиотек программирования ориентированы на использования среды исполнения .Net?
Axum
Intel IPP
Parallel FX Library
Си++
Intel Math Kernel Library
Симула
MC#
Гонки возникают…
из-за невозможности одновременного доступа приложений на разных ядрах к таким ресурсам, как жёсткий диск, некоторые устройства ввода/вывода, прикладные данные в определённых ситуациях (например, в момент "сборки мусора"")
когда несколько потоков многопоточного приложения пытаются одновременно получить доступ к данным и при этом хотя бы одному потоку нужно выполнить запись
в результате рассинхронизации вычислительных процессов выполняющихся на различных ядрах
Идея конвейеризации при распараллеливании заключается в …
в разбиении задачи на последовательность элементарных операций
в разбиении задачи на операции или блоки операций исполняемых одновременно
в применении специализированных блоков, оптимизированных для определенных операций.
Блокировки возникают …
память программ, память данных, арифметико-логическое устройство, устройство управления
из-за невозможности одновременного доступа приложений на разных ядрах к таким ресурсам, как жёсткий диск, некоторые устройства ввода/вывода, прикладные данные в определённых ситуациях (например, в момент "сборки мусора"")
когда несколько потоков многопоточного приложения пытаются одновременно получить доступ к данным и при этом хотя бы одному потоку нужно выполнить запись
Распараллеливание задачи приводит к выигрышу по времени выполнении задачи:
всегда
не во всех случаях
никогда
Какие принципы параллелизации используются в многоядерных процессорах?
конвейеризация,физический параллелизм, спекулятивные вычисления, специализация вычислений
конвейеризация, спекулятивные вычисления
специализация вычислений, физический параллелизм
спекулятивные вычисления
Какими свойствами должны обладать потоки задачи или приложения, чтобы вероятность выигрыша от использования аппаратной многопоточности была максимальной?
необходимо строго поддерживать синхронизацию потоков
потоки должны создаваться одинаковыми в плане требований к ресурсам
потоки по возможности разнородные в плане типов выполняемых операций
Система программирования OpenMP ориентирована на
системы с общей памятью
использование многопоточности
передачу сообщений
Система программирования MPI ориентирована на
передачу сообщений
системы с общей памятью
использование многопоточности
Стандарт POSIX Threads использует
многопоточность с возможностью использования и общей памяти и передачу сообщений
многопоточность
передачу сообщений
общую память
Модель асимметричных потоков
позволяет организовать потоки исполнения для одного ядра процессора с учётом загруженности его функциональных блоков
предусматривает распределение вычислительной работы между ядрами прикладным программистом
позволяет автоматически распределять вычислительную работу между ядрами многоядерного процессора с учётом особенностей каждого из ядер - его частоты, загруженности, функциональных возможностей
Модель выгрузки функций предполагает
объединение процессов при помощи общей памяти
организацию нескольких потоков исполнения
распределение вычислительных работ по отдельным исполнительным устройствам
В каких случаях ручное распареллеливание задачи наиболее эффективно?
в сервис-ориентированных задачах, нацеленных на обработку потоков запросов или данных
для встраиваемых систем
в распределённых системах с разнородными ресурсами
для вычислительных задач
Модель программирования многоядерных систем с общей памятью может применяться
в локальных многопроцессорных системах с общей памятью
в распределенных системах с разнородными ресурсами
в распределенных системах с однородными ресурсами
в распределённых системах с единым адресным пространством
Вы можете обратится к нам напрямую, через:
По Skype: molodoyberkut
По Telegram: @MolodoyBerkut
По ICQ: 657089516
Или через форму обратной связи на нашем сайте
По Skype: molodoyberkut По Telegram: @MolodoyBerkut По ICQ: 657089516Или через форму обратной связи на нашем сайте
Пока сочиняется...
Экзамен "Многоядерные процессоры" для пользователей и системных администраторов.
